關(guān)于互聯(lián)網(wǎng)的新聞稿(互聯(lián)網(wǎng)行業(yè)的新聞)

先看新聞：

“SANTA CLARA, Calif., May 3, 2017 – VeriSilicon Holdings Co., Ltd. (VeriSilicon), a Silicon Platform as a Service (SiPaaS?) company, today announces VIP8000, a highly scalable and programmable processor for computer vision and artificial intelligence. It delivers over 3 Tera MACs per second, with power consumption more efficient than 1.5 GMAC/second/mW and the smallest silicon area in industry with 16FF process technology.”

“2017年5月4日關(guān)于互聯(lián)網(wǎng)的新聞稿，中國(guó)上海——楷登電子（美國(guó)Cadence公司，NASDAQ: CDNS）今日正式公布業(yè)界首款獨(dú)立完整的神經(jīng)網(wǎng)絡(luò)DSP —Cadence? Tensilica? Vision C5 DSP，面向?qū)ι窠?jīng)網(wǎng)絡(luò)計(jì)算能力有極高要求的視覺設(shè)備、雷達(dá)／光學(xué)雷達(dá)和融合傳感器等應(yīng)用量身優(yōu)化。針對(duì)車載、監(jiān)控安防、無(wú)人機(jī)和移動(dòng)/可穿戴設(shè)備應(yīng)用，Vision C5 DSP 1TMAC/s的計(jì)算能力完全能夠勝任所有神經(jīng)網(wǎng)絡(luò)的計(jì)算任務(wù)。”

隨著VeriSilicon和Cadence相繼發(fā)布支持AI（神經(jīng)網(wǎng)絡(luò)）的DSP IP，加上CEVA和Synopsys，幾家主流DSP IP廠商全部粉墨登場(chǎng)。之前的系列文章“處理器IP廠商的機(jī)器學(xué)習(xí)方案”中已經(jīng)介紹關(guān)于互聯(lián)網(wǎng)的新聞稿了CEVA和Synopsys的方案。今天看看VeriSilicon和Cadence的方案吧。

???

　　VeriSilicon推出的DSP IP編號(hào)為VIP8000，目前在其網(wǎng)站上還沒(méi)有詳細(xì)的介紹，只能從新聞稿中看看它的框圖和主要的feature。

圖片來(lái)自www.verisilicon.com

從新聞稿中可以看出，VIP8000不屬于VeriSilicon之前的ZSP DSP系列，而是用了后來(lái)收購(gòu)的Vivante的名字。“Vivante VIP8000由高度多線程的并行處理單元、神經(jīng)網(wǎng)絡(luò)單元和通用存儲(chǔ)緩存單元組成”。從這段文字可以判斷“Programmable Enginer”很有可能是基于Vivante的GPU，而不是類似CEVA的vector DSP。這是這個(gè)架構(gòu)中最有趣的一點(diǎn)。

新聞稿中提到的VIP8000的重要feaure包括：

1. 在16nm FinFET工藝制程下，VIP8000可提供每秒超過(guò)3 Tera MACs的計(jì)算能力，能耗效率高于1.5 GMAC/秒/毫瓦，并且占用硅片面積是業(yè)內(nèi)最小。

2. VIP8000可以直接導(dǎo)入由Caffe和TensorFlow等主流深度學(xué)習(xí)框架生成的神經(jīng)網(wǎng)絡(luò)，并可利用OpenVX框架將神經(jīng)網(wǎng)絡(luò)集成到其他計(jì)算機(jī)視覺功能模塊中。它支持當(dāng)前所有的主流神經(jīng)網(wǎng)絡(luò)模型（包括AlexNet、GoogleNet、ResNet、VGG、Faster-RCNN、Yolo、SSD、FCN和SegNet）和層類型（包括卷積和去卷積、擴(kuò)張、FC、池化和去池化、各種規(guī)范化層和激活函數(shù)、張量重塑、逐元素運(yùn)算、RNN和LSTM功能），旨在促進(jìn)新型神經(jīng)網(wǎng)絡(luò)和新型層的采用。神經(jīng)網(wǎng)絡(luò)單元支持定點(diǎn)8位精度和浮點(diǎn)16位精度，并支持混合模式應(yīng)用，以實(shí)現(xiàn)最佳計(jì)算效率和準(zhǔn)確率。

3. Vivante VIP8000的VIP-Connect接口支持客戶快速集成專用硬件加速單元，使之與標(biāo)準(zhǔn)的Vivante VIP8000硬件單元實(shí)現(xiàn)協(xié)同運(yùn)作。

4. 該處理器由OpenCL或OpenVX進(jìn)行編程，并在含客戶專用硬件加速單元在內(nèi)的硬件單元中采用統(tǒng)一的編程模型。所有硬件單元同時(shí)工作，共享緩存數(shù)據(jù)，可顯著減少帶寬。

5. 為了更好地服務(wù)于不同細(xì)分市場(chǎng)的嵌入式產(chǎn)品，Vivante VIP8000可以靈活配置，其并行處理單元、神經(jīng)網(wǎng)絡(luò)單元和通用存儲(chǔ)單元分別具有可擴(kuò)展性，且ACUITY SDK可提供培訓(xùn)和整套IDE工具。

第一條應(yīng)該是VIP8000最大的亮點(diǎn)，但是新聞稿中的這種描述太過(guò)籠統(tǒng)，在看到更詳細(xì)的分析和數(shù)據(jù)支持之前，基本無(wú)法評(píng)價(jià)，大家看看就好。其他的feature和工具基本已經(jīng)是現(xiàn)在這類IP的標(biāo)配了，也沒(méi)太多新鮮的東西（似乎支持的NN類型要多一些）。工具什么的，如果不親自用用，是無(wú)法知道有什么坑的。

???

Cadence新聞稿的標(biāo)題是這樣的“Cadence Unveils Industry's First Neural Network DSP IP for Automotive, Surveillance, Drone and Mobile Markets”。我首先注意到的是First這個(gè)說(shuō)法，之前CEVA和Synopsys都推的支持神經(jīng)網(wǎng)絡(luò)的DSP IP，這個(gè)“第一”從何而來(lái)呢。仔細(xì)一看，Cadence推出的Vision C5 DSP是專門針對(duì)神經(jīng)網(wǎng)絡(luò)處理的，而不是像之前的方案一樣，用Vision DSP + NN Engine。從這個(gè)意義上來(lái)說(shuō)，也可以說(shuō)是第一個(gè)。

來(lái)自ip.cadence.com

從上圖來(lái)看，Vision C5 DSP確實(shí)是專門針對(duì)NN的，“Heavy-Duty Always-On NN”。而傳統(tǒng)的CV則由Vision P5/P6 DSP來(lái)完成。這也意味著未來(lái)使用Cadence方案的SoC，可能需要同時(shí)使用兩個(gè)DSP，比如P6+C5，相較CEVA的Vision DSP + NN Engine緊耦合方案，其綜合效果還有待考察。不過(guò)對(duì)不同的應(yīng)用來(lái)說(shuō)，這也是多了一種選擇。

相對(duì)VeriSilicon而言，Cadence網(wǎng)站上對(duì)Vision C5 DSP已經(jīng)有了較為詳細(xì)的信息。下表就是P5，P6，C5 DSP核的一個(gè)對(duì)比。C5比較重要的指標(biāo)是包括了1024個(gè)8 X 8的MAC（如果是16bit運(yùn)算則是512個(gè)）。

來(lái)自ip.cadence.com

C5 DSP的框圖如下：

來(lái)自ip.cadence.com

而C5處理器具體的feature如下：

　　1. 不到1mm2的芯片面積可以實(shí)現(xiàn)1TMAC／秒的計(jì)算能力（吞吐量較Vision P6 DSP提高4倍），為深度學(xué)習(xí)內(nèi)核提供極高的計(jì)算吞吐量

　　2. 1024 8-bit MAC或512 16-bit MAC 確保8-bit 和16-bit精度的出色性能

　　3. 128路8-bit SIMD或64路16-bit SIMD的VLIW SIMD架構(gòu)

　　4. 專為多核設(shè)計(jì)打造，以極少的資源代價(jià)獲得NxTMAC的處理能力

　　5. 內(nèi)置iDMA和AXI4總線接口

　　6. 使用與Vision P5和P6 DSP一致的經(jīng)驗(yàn)證軟件工具包

　　7. 基于業(yè)界知名的AlexNet CNN Benchmark，Vision C5 DSP的計(jì)算速度較業(yè)界的GPU最快提高6倍；Inception V3 CNN benchmark，有9倍的性能提升。

1024個(gè)MAC和一些專用的NN加速器相比不算太多。從公開資料看，這個(gè)數(shù)字比CEVA和Synopsys的NN Engine要多一點(diǎn)。從框圖來(lái)看，C5 DSP還是基于Cadence之前的DSP架構(gòu)，而非專門設(shè)計(jì)的NN加速器，這種架構(gòu)最后的實(shí)現(xiàn)效率如何還有待觀察。

　　對(duì)于這些信息的分析，大家可以參考我之前的文章：處理器IP廠商的機(jī)器學(xué)習(xí)方案 - Synopsys和處理器IP廠商的機(jī)器學(xué)習(xí)方案 - CEVA。其中對(duì)如何看待這些DSP核的feature有比較詳細(xì)的說(shuō)明，這里就不再贅述了。

　　到目前為止，主要的DSP IP廠商都推出了自己的神經(jīng)網(wǎng)絡(luò)處理器方案（沒(méi)算ARM這個(gè)IP大玩家）。新東西也好，老架構(gòu)也罷，足見大家對(duì)這個(gè)方向的重視。兩天內(nèi)的新聞給我的感覺是，好戲剛剛開場(chǎng)，已經(jīng)聞到了硝煙的味道。

T.S.

題圖來(lái)自網(wǎng)絡(luò)，版權(quán)歸原作者所有

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